FPGA上的神经网络：面向边缘计算的轻量化MLP硬件实现

曼彻斯特大学电子工程专业的毕业设计项目，聚焦在FPGA硬件上实现面积优化的多层感知器（MLP）神经网络，旨在解决边缘设备资源受限环境下的AI部署问题。项目深入探讨了神经网络硬件加速的架构设计、定点量化技术、资源优化策略等核心内容，推动智能计算向数据产生的源头延伸，为边缘AI的工程实践提供重要参考。

深度学习计算量巨大，云端推理存在隐私、延迟及网络依赖问题，边缘AI应运而生——在资源受限设备上运行智能算法。FPGA具备确定性延迟（实时场景关键）、高能效比（功耗仅为GPU的1/10至1/100）、灵活性（可现场编程，区别于ASIC固定功能）等优势，但存在开发难度大、工具链复杂等局限。该项目展示嵌入式AI方向：将智能推向数据产生的源头。

项目采用面积优先设计理念，选择三层MLP结构（输入层、隐藏层、输出层），激活函数用近似方案（如LUT存储预计算值或分段线性逼近）减少资源占用。通过定点量化技术平衡精度与资源：确定位宽与小数点位置（如INT16/INT8），采用量化感知训练（或训练后校准）适应低精度表示，用饱和/截断策略处理溢出风险。

硬件架构采用层内并行、层间串行的流水线方案，平衡资源效率与推理速度；资源优化包括权重共享（减少存储）、运算融合（消除冗余）、存储布局规划（BRAM与DRAM合理分配）、时钟域优化（高低速模块分离）。开发流程：Python算法原型→量化仿真→HLS综合（C/C++转RTL）→RTL实现与硬件验证。

方案适用于边缘场景：工业预测性维护（实时异常检测）、智能安防摄像头（本地分析）、可穿戴健康监测（低功耗实时信号分析）、无人机自主导航（onboard AI）。性能评估维度：资源利用率（LUT/FF/BRAM/DSP消耗）、推理延迟（时钟周期与毫秒级延迟）、功耗（与GPU对比能效）、精度保持（量化后精度损失控制）。

项目局限：网络规模小（仅支持小规模MLP）、架构支持有限（无CNN/Transformer）。未来方向：稀疏化技术（剪枝减少参数）、自适应精度（动态调整计算精度）、多任务学习（单一硬件支持多任务）、忆阻器集成（存内计算突破冯·诺依曼瓶颈）。总结：该项目是边缘AI工程实践的重要探索，为万物智能底层技术创新奠定基础。