脉冲神经网络VLSI实现：从算法到芯片的完整设计流程

本项目是一个本科毕业设计，展示了脉冲神经网络（SNN）从算法设计到VLSI物理实现的完整流程，涵盖网络架构设计、Verilog RTL编码、FPGA验证及ASIC物理实现等核心环节，使用Vivado、OpenLane等工具链，为神经形态计算芯片开发提供了可实践的参考案例。

脉冲神经网络（SNN）是第三代神经网络，模拟生物神经元通过脉冲传递信息，与传统ANN的连续激活不同，采用离散脉冲事件处理时域信息。其优势包括事件驱动计算（能效高）、时序信息处理（适合动态数据）、神经形态兼容性（匹配Loihi/TrueNorth等硬件）。本项目目标是完成SNN从算法到物理芯片的端到端实现。

工具链：使用Vivado 2024.2（FPGA开发）、OpenLane（开源ASIC流程）、Magic VLSI（版图编辑）、KLayout（版图查看）。 设计层次：算法设计→RTL编码→功能仿真→FPGA验证→逻辑综合→物理设计→签核验证。工具链以开源为主，适合学术环境。

神经元模型：采用经典LIF模型，原理为膜电位积分、泄漏衰减、阈值发放、复位。数学描述：τ_mdV/dt = -(V-V_rest)+RI(t)。 网络拓扑：推测为全连接多层前馈结构，输入层脉冲编码（速率/时间），输出层脉冲计数或首次脉冲时间编码。 硬件考量：并行性（多神经元同时更新）、存储需求（突触权重片上存储）、精度权衡（影响面积功耗）、时序控制（全局时钟或异步驱动）。

FPGA验证：通过Vivado完成RTL编写、功能仿真、综合优化、比特流生成及FPGA硬件验证，优势是快速迭代、可观测内部信号。 ASIC物理实现：使用OpenLane流程：

1. 综合（Yosys将RTL转为门级网表，目标工艺库可能为SkyWater 130nm）；
2. 布局规划（芯片尺寸、IO/电源环放置）；
3. 布局（标准单元放置，优化时序拥塞）；
4. 布线（金属层连线，满足规则）；
5. 物理验证（DRC、LVS、STA）。

ADC仿真：包含全量程仿真，表明系统需将模拟信号转为数字脉冲输入，验证了ADC线性度和精度。 编码方案对比：展示4位ADC的二进制/温度计编码方案，影响电路复杂度和功耗。 物理版图：KLayout截图显示标准单元排列、金属层走线、IO布局及芯片利用率，是流程完整的物证。

教育意义：跨学科融合（神经科学、计算机、电子工程）、全流程体验、开源工具降低门槛。 技术挑战与解决：

• 模拟数字混合设计：数字近似或混合信号设计；
• 存储带宽：片上SRAM、权重共享或稀疏连接；
• 时序同步：全局时钟或异步设计。 与商业芯片对比：规模小（小型验证芯片），工艺为开源130nm，学习方式可能离线训练，应用场景为教学验证（对比Loihi的13万神经元、14nm工艺等）。

本项目虽规模有限，但覆盖了数字芯片设计核心环节，为学习VLSI和神经形态计算的学生提供参考路径。开源工具链降低了芯片设计门槛。随着AI芯片和边缘计算兴起，具备端到端设计能力的复合型工程师将更受欢迎，此类项目对人才培养具有重要价值。